매칭 진행 중
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ID
p-148
온디바이스 AI용 NPU 양자화·희소성 가속 기술 파트너 기업 모집
정부 지원 과제
기술 이전
을 함께 진행할
기업
을 찾는 공고입니다.
트랜스포머·CNN 모델의 양자화·가지치기·희소성을 NPU의 데이터 흐름·연산 유닛·온칩 메모리 구조와 함께 설계해, 정확도 손실을 줄이면서 실제 칩에서 속도와 전력을 개선합니다. 엣지·온디바이스 NPU, NPU IP, FPGA 기반 비전 AI 장비의 설계와 특허 기술이전에 쓰입니다.
게시자 유형
연구실
핵심 키워드
NPU 설계
신경망 경량화
트랜스포머 가속기
과제 규모
협의 가능
공고 마감일
미정
연구실 소개
연구실 소개
POSTECH 전자전기공학과 강석형 교수님의 CAD & SoC 설계 연구실(CSDL)은 반도체 설계 자동화와 AI 하드웨어 가속기를 함께 연구하는 칩 설계 연구실입니다. 교수님은 삼성전자 SoC개발팀과 퀄컴에서 약 8년간 칩 설계·저전력 설계 방법론을 맡았고, 연구실은 박사후연구원 7명을 포함해 30여 명 규모입니다. 트랜스포머·CNN 경량화와 이를 실제 칩에 올리는 가속기 구조, 메모리 병목을 줄이는 PIM 설계를 함께 다루며, 기업의 목표 모델과 칩 제약에 맞춘 설계안을 만들어 특허로 이전하는 협력을 지향합니다.
대표 연구 분야
1. 트랜스포머·비전 모델 경량 가속기 - 토큰·헤드·라인 단위 희소성과 타일 단위 동적 양자화로 모바일 기기에서 트랜스포머의 연산량과 메모리 접근을 줄이는 가속기 구조를 설계합니다. 2. 양자화·가지치기와 하드웨어 공동 최적화 - 강화학습으로 레이어별 혼합 정밀도를 정하고, 채널 병합·블록 순환 행렬로 줄인 모델이 실제 하드웨어에서 빨라지도록 연산 순서와 데이터 흐름을 맞춥니다. 3. 메모리 병목 해소(PIM·온칩 메모리) - 특징 맵 압축, 어텐션 연산 타일링, 비휘발성 PIM 메모리 모듈 설계로 가속기의 외부 메모리 접근과 전력을 줄입니다.
정부과제 / 산학협력 경험
[국가 과제 · AI 반도체] - 과기정통부 PIM인공지능반도체핵심기술개발 「비휘발성 PIM용 메모리 모듈·메모리 컴파일러 개발」: 공동연구(2023~2026, 연세대 주관, 연 10억) - 과기정통부 AI반도체첨단이종집적기술개발 「AI 반도체 이종집적 패키지 발열모델링·방열아키텍처」: 공동연구(2023~2026, 칩렛 AI 반도체, 연 18억) - 과기정통부 PIM인공지능반도체핵심기술개발 「DRAM PIM 설계 기반 기술개발」: 공동연구(2022~2025, KAIST 주관, 연 6억) - 교육부 개인기초연구 「근사연산을 이용한 저전력 딥러닝 하드웨어 설계」: 연구책임(2017~2020, 1.5억)
연구 희망 개요
연구 희망 및 관심 주제
온디바이스 AI가 비전 트랜스포머와 LLM으로 넘어가면서 NPU는 제한된 면적·전력 안에서 더 큰 모델을 돌려야 합니다. 본 연구실은 모델 경량화를 소프트웨어에서 끝내지 않고 가속기의 데이터 흐름·메모리 구조와 함께 설계해, 정확도 손실을 줄이면서 실제 칩에서 속도와 전력이 좋아지는 방법을 찾고자 합니다. 엣지 NPU의 트랜스포머 추론 지원, 희소성·혼합 정밀도의 하드웨어 지원, 메모리 병목을 줄이는 PIM·온칩 메모리 구조에 관심이 있으며, 기업의 목표 모델과 칩 사양에 맞춘 공동 개발과 특허 기술이전을 희망합니다.
협력 가능 분야
- 기업 목표 모델의 레이어별 연산·메모리 병목 분석과 경량화 방향 리포트(1~2개월) - 기업 칩 사양 확보 전 공개 모델·FPGA로 양자화·희소성 가속 효과를 먼저 검증하는 선행 PoC - NPU 하드웨어 제약에 맞춘 혼합 정밀도 양자화·구조적 가지치기 정책 자동 탐색 - 트랜스포머 토큰·헤드 희소성을 활용하는 NPU 데이터 흐름과 연산 유닛 설계 - 특징 맵 압축·연산 순서 조정으로 외부 메모리 접근과 전력 절감 - PIM·온칩 메모리 구조와 메모리 컴파일러 설계 협력 - 보유 특허 기술이전과 AI 반도체 정부 R&D 과제 공동 기획·수행
본 연구 관련 연구실 특장점
- 특징 맵 압축 특허(등록 10-2502162) — 값이 모두 0인 타일을 건너뛰어 CNN 가속기의 버퍼 저장량 절감 - 연산 순서 조정 특허(등록 10-2724725) — 저정밀 가중치를 묶어 혼합 정밀도 가속기의 연산 사이클 단축 - 트랜스포머 가지치기·양자화 가속 특허(공개 10-2024-0051528), 블록 순환 행렬 압축 가속기 특허(공개 10-2024-0036087) - 모바일 트랜스포머 가속기(IEEE TCAD 2023), ViT 토큰 가지치기 가속기(DATE 2024), 강화학습 혼합 정밀도 양자화(DAC 2024) - FPGA로 구현·검증한 블록 순환 신경망 가속기(DATE 2023), RRAM PIM 가속기 가지치기(ICCD 2022) - ISLPED 2020 최우수논문상 등 저전력 설계 실적, 졸업생 삼성전자·SK하이닉스 등 반도체 기업 진출
협업 요건
파트너 기대 역할
기업 역할 - 목표 모델·워크로드와 NPU 사양(연산 유닛 구성·온칩 메모리 크기·전력 목표) 공유 - 사이클 시뮬레이터·RTL 또는 FPGA 보드 등 검증 환경과 목표 성능 기준(속도·전력·정확도) 제시 - 설계 결과를 반영할 칩 개발 일정과 테이프아웃 계획 공유 - 제품 적용·사업화 추진과 AI 반도체 정부 과제 공동 신청(주관기관) 연구실 역할 - 목표 모델과 칩 제약에 맞춘 양자화·가지치기 정책과 가속기 데이터 흐름 설계 - 사이클 수준 시뮬레이션·FPGA로 속도·전력·면적 개선 효과 검증 - 기업 RTL·NPU 컴파일러에 바로 반영할 설계 문서와 알고리즘 코드 제공 - 보유 특허 기술이전과 공동 연구 성과의 논문·특허화
협업 파트너 희망 요건
- 엣지·온디바이스 AI용 NPU를 설계하는 AI 반도체 팹리스 - 데이터센터 추론용 AI 가속기·LLM 추론 칩을 개발하는 기업 - 스마트폰·가전·차량용 SoC에 NPU를 넣는 시스템반도체 기업 - NPU·AI 가속기 IP를 라이선스하는 반도체 설계자산(IP) 기업 - FPGA·임베디드 보드로 비전 AI를 구현하는 엣지 AI 솔루션 기업 - 드론·국방·로봇 등 저전력 실시간 영상 인식 장비 기업 - PIM·고대역폭 메모리 기반 연산 구조를 개발하는 메모리·컨트롤러 기업 - 기업 규모 무관 / 기술이전·자문은 지역 무관(비대면 병행), 공동연구는 협의